Abstract：
为将JPEG-XS这一主流的浅压缩算法与现场可编程门阵列(FPGA)相结合,设计了一种适用于高分辨率、高帧率应用场景的视频编码器,提出了一种完整的JPEG-XS编码器硬件方案.对整个编码器进行流水线编码设计,实现模块间时间上的复用,对于模块内部,提出了4行并行计算的5/3小波变换架构,对于耗时最长的熵编码模块提出了并行编码各子包的硬件方案.实验结果表明,在Xilinx UltraScale+ZCU102的FPGA平台,该硬件架构仅占用38.9×103个查找表资源和23.8×103个寄存器资源,最大主频可达182.24 MHz,可支持4K@60帧/s的实时编码.
Keyword：
Reprint 's Address：
Email：
Source ：
电子与封装
ISSN： 1681-1070
Year： 2025
Issue： 2
Volume： 25
Page： 55-61
Cited Count：
SCOPUS Cited Count：
ESI Highly Cited Papers on the List： 0 Unfold All
WanFang Cited Count：
Chinese Cited Count：
30 Days PV： 0
Affiliated Colleges：
