Abstract：
为将JPEG-XS这一主流的浅压缩算法与现场可编程门阵列（FPGA）相结合，设计了一种适用于高分辨率、高帧率应用场景的视频编码器，提出了一种完整的JPEG-XS编码器硬件方案。对整个编码器进行流水线编码设计，实现模块间时间上的复用，对于模块内部，提出了4行并行计算的5/3小波变换架构，对于耗时最长的熵编码模块提出了并行编码各子包的硬件方案。实验结果表明，在Xilinx UltraScale+ZCU102的FPGA平台，该硬件架构仅占用38.9×103个查找表资源和23.8×103个寄存器资源，最大主频可达182.24 MHz，可支持4K@60帧/s的实时编码。
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电子与封装
Year： 2025
Issue： 02
Volume： 25
Page： 59-65
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