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介绍了一种密钥可配置的高速(100 MHz)3DES算法的RTL设计及FPGA验证.分析了DES/3DES算法的实现流程;采用流水线结构及并行结构技术,解决了3DES加密算法硬件处理速度问题;并在高时钟频率作用下,实现了关键路径时序不收敛问题.同时,采用基于ROM的密钥可配置的方式,将由真随机数发生器(TRNG)等产生的安全密钥存放在ROM的地址空间内,ROM的部分地址在芯片封装前被固定,为不同客户提供不同安全密钥的初始地址.这不但增强了3DES算法的安全性,而且还实现了密钥的可配置,使其具有更好的商业用途.本设计采用Verilog HDL实现,并在FPGA平台上对数据进行加解密运算,论证了整个设计的正确性.
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微电子学
ISSN： 1004-3365
CN： 50-1090/TN
Year： 2015
Issue： 3
Volume： 45
Page： 362-365,371
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