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学者姓名：王仁平
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Abstract ：
为解决CLAHE算法硬件资源消耗量大的问题，从硬件实现的角度对算法进行两方面改进。针对裁剪阈值，提出了一种普适性裁剪阈值确定方法，基于信息熵和结构相似性构造了品质因数，以品质因数最佳作为评判标准确定硬件实现中的裁剪阈值，在平衡图像增强对比度和失真度的同时，避免消耗硬件资源对图像数据本身进行大量计算。针对超阈值像素再分配，提出了一种改进型分配方法，将超阈值像素仅均分给未超阈值的灰度级，且若其再次超阈值则停止分配，在降低图像失真度的同时，避免反复像素分配带来的硬件开销。在改进型CLAHE算法的基础上，完成基于FPGA的低照度图像增强系统实现，实验结果表明，在普适性裁剪阈值下，增强后的图像能够普遍获得更高的品质因数，具有更佳的综合效果；改进型像素再分配方法对比常规方法，图像在信息熵平均损失3.28%的代价下结构相似性可平均提升8.88%;低照度图像增强系统可实现640×480@60 fps的图像采集与处理。本设计可为图像增强算法的硬件实现提供一种新的参考。
Keyword ：
CLAHE改进算法 CLAHE改进算法 FPGA FPGA 像素再分配 像素再分配 图像增强 图像增强 裁剪阈值 裁剪阈值
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| GB/T 7714 | 林立芃 , 杨朝阳 , 伍明诚 et al. 改进型CLAHE图像增强算法及其FPGA实现 [J]. | 电子测量技术 , 2024 , 47 (10) : 126-133 . |
| MLA | 林立芃 et al. "改进型CLAHE图像增强算法及其FPGA实现" . | 电子测量技术 47 . 10 (2024) : 126-133 . |
| APA | 林立芃 , 杨朝阳 , 伍明诚 , 王仁平 , 阴亚东 . 改进型CLAHE图像增强算法及其FPGA实现 . | 电子测量技术 , 2024 , 47 (10) , 126-133 . |
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Abstract ：
以车牌识别专用芯片设计为前提,应用图像处理的方式设计和优化多色车牌识别系统.在车牌定位算法中将数学形态学定位与颜色定位相结合,弥补了传统单一定位算法定位不准确的缺陷;在车牌二值化过程中采用去背景二值化算法,减弱了光照不均匀等因素对车牌二值化的影响;在字符分割算法中对投影法进行优化,对字符进行粗分割后,对可能受到影响的字符进行细分割,提高了字符分割的准确性;在字符识别算法中采取二次匹配等操作对传统的模板匹配法进行优化,进一步提高了车牌识别率.仿真结果表明,该系统对不同颜色车牌号综合识别率达到了94.5%,为后续芯片设计提供算法依据.
Keyword ：
字符分割 字符分割 字符识别 字符识别 车牌定位 车牌定位 车牌识别 车牌识别
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| GB/T 7714 | 卢朝辉 , 王仁平 , 蔡挺 . 基于Matlab的多色车牌识别系统优化设计 [J]. | 电子设计工程 , 2024 , 32 (21) : 137-140 . |
| MLA | 卢朝辉 et al. "基于Matlab的多色车牌识别系统优化设计" . | 电子设计工程 32 . 21 (2024) : 137-140 . |
| APA | 卢朝辉 , 王仁平 , 蔡挺 . 基于Matlab的多色车牌识别系统优化设计 . | 电子设计工程 , 2024 , 32 (21) , 137-140 . |
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Abstract ：
Graph convolution networks (GCN) have demonstrated success in learning graph structures; however, they are limited in inductive tasks. Graph attention networks (GAT) were proposed to address the limitations of GCN and have shown high performance in graph -based tasks. Despite this success, GAT faces challenges in hardware acceleration, including: 1) The GAT algorithm has difficulty adapting to hardware; 2) challenges in efficiently implementing Sparse matrix multiplication (SPMM); and 3) complex addressing and pipeline stall issues due to irregular memory accesses. To this end, this paper proposed SH-GAT, an FPGA-based GAT accelerator that achieves more efficient GAT inference. The proposed approach employed several optimizations to enhance GAT performance. First, this work optimized the GAT algorithm using split weights and softmax approximation to make it more hardware -friendly. Second, a load -balanced SPMM kernel was designed to fully leverage potential parallelism and improve data throughput. Lastly, data preprocessing was performed by pre -fetching the source node and its neighbor nodes, effectively addressing pipeline stall and complexly addressing issues arising from irregular memory access. SH-GAT was evaluated on the Xilinx FPGA Alveo U280 accelerator card with three popular datasets. Compared to existing CPU, GPU, and state-of-the-art (SOTA) FPGA-based accelerators, SH-GAT can achieve speedup by up to 3283x, 13x, and 2.3x.
Keyword ：
accelerator accelerator co-design co-design FPGA FPGA graph graph graph attention networks graph attention networks
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| GB/T 7714 | Wang, Renping , Li, Shun , Tang, Enhao et al. SH-GAT: Software-hardware co-design for accelerating graph attention networks on FPGA [J]. | ELECTRONIC RESEARCH ARCHIVE , 2024 , 32 (4) : 2310-2322 . |
| MLA | Wang, Renping et al. "SH-GAT: Software-hardware co-design for accelerating graph attention networks on FPGA" . | ELECTRONIC RESEARCH ARCHIVE 32 . 4 (2024) : 2310-2322 . |
| APA | Wang, Renping , Li, Shun , Tang, Enhao , Lan, Sen , Liu, Yajing , Yang, Jing et al. SH-GAT: Software-hardware co-design for accelerating graph attention networks on FPGA . | ELECTRONIC RESEARCH ARCHIVE , 2024 , 32 (4) , 2310-2322 . |
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Abstract ：
The Internet of Things (IoT) is a crucial component of the contemporary information industry and represents a significant advancement in information technology aimed at enhancing both human productivity and daily existence. Their applications are extensive and far-reaching. However, the present state of research on the design of low-cost IoT SoC chips leveraging open-source instruction set architectures lacks the requisite depth and breadth. To meet the requirements of low-cost IoT system-on-chip (SoC) development, this study presents a commodity code recognition SoC chip based on the RISC-V instruction set architecture, which is capable of performing image acquisition and barcode recognition. The proposed system comprises two main components: a low-power RISC-V processor and an image recognition module. This study initially enhanced the speed, accuracy, and area efficiency of the hardware design of a commodity barcode image-recognition module. Subsequently, the image recognition control module was developed using the RISC-V processor and CMOS image sensor OV7670, and the outcomes of image recognition were accessed through interrupts. The processing speed for collecting and identifying $640\times 480$ images on the FPGA board was 11.4FPS, and the image recognition rate was 99.5%. The chip was taped-out using the UMC55n process, which successfully decoded the barcodes and output the results at a working frequency of 40 MHz.
Keyword ：
Barcode Barcode MPW MPW RISC-V RISC-V SoC chip SoC chip
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| GB/T 7714 | Lin, Sijie , Wang, Renping , Cai, Ting et al. A Custom RISC-V Based SOC Chip for Commodity Barcode Identification [J]. | IEEE ACCESS , 2024 , 12 : 61708-61716 . |
| MLA | Lin, Sijie et al. "A Custom RISC-V Based SOC Chip for Commodity Barcode Identification" . | IEEE ACCESS 12 (2024) : 61708-61716 . |
| APA | Lin, Sijie , Wang, Renping , Cai, Ting , Zeng, Yunze . A Custom RISC-V Based SOC Chip for Commodity Barcode Identification . | IEEE ACCESS , 2024 , 12 , 61708-61716 . |
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Abstract ：
该文章提出一种新的传输技术--基于AMBA(Advanced Microcontroller Bus Architecture)总线的多请求DMAC(Direct Memory Access Controller)设计方法.该DMAC支持CPU通过APB总线来进行寄存器配置,通过AHB总线进行内存数据搬运,支持跨时钟域传输,支持链表传输模式,提高了DMAC系统的通用性,采用了内部多套请求寄存器以及内置轮询权重仲裁器的方式实现了多请求轮询传输模式,提高了DMA系统在面对多个传输请求时的灵活性,通过对比正常传输模式节省大量传输时间,实现了49％的效率提升.设计基于UVM(Universal Verification Methodology)验证平台,提出通用scoreboard设计方法快速定位DMA传输过程中数据比对出错位置,实现100％功能覆盖率.
Keyword ：
AMBA AMBA DMA DMA SoC SoC UVM UVM 轮询仲裁 轮询仲裁
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| GB/T 7714 | 蔡挺 , 王仁平 , 卢朝辉 . 基于AMBA总线协议的多请求DMAC设计及UVM验证 [J]. | 电子制作 , 2024 , 32 (1) : 3-7 . |
| MLA | 蔡挺 et al. "基于AMBA总线协议的多请求DMAC设计及UVM验证" . | 电子制作 32 . 1 (2024) : 3-7 . |
| APA | 蔡挺 , 王仁平 , 卢朝辉 . 基于AMBA总线协议的多请求DMAC设计及UVM验证 . | 电子制作 , 2024 , 32 (1) , 3-7 . |
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Abstract ：
目前很多的应用都需要用图数据来表示和处理，图数据是位于非欧几里得空间中的不规则数据，出于图数据处理的需求，图卷积神经网络（GCN）应运而生。GCN的主要处理步骤有：聚合，转换和激活。在本文中，我们采用一种异构模式对GCN的推理过程进行加速。根据数据本身的特点，在转换阶段，加速器采用脉动阵列执行计算来改善数据流，在聚合阶段，将所要处理的负载分成两种类型，有助于改善聚合阶段计算过程中的负载不平衡现象，同时在一定程度上缩短计算时间。最后，通过在Xilinx Virtex UltraScale+VU37P HBM FPGA平台上进行性能评估,本工作相对于CPU和GPU分别实现了平均389.19×和6.73×的加速。
Keyword ：
图卷积 图卷积 机器学习 机器学习 硬件加速 硬件加速
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| GB/T 7714 | 常静涛 , 王仁平 . 基于图卷积的神经网络硬件加速器设计 [J]. | 中国集成电路 , 2024 , 33 (Z1) : 24-29,50 . |
| MLA | 常静涛 et al. "基于图卷积的神经网络硬件加速器设计" . | 中国集成电路 33 . Z1 (2024) : 24-29,50 . |
| APA | 常静涛 , 王仁平 . 基于图卷积的神经网络硬件加速器设计 . | 中国集成电路 , 2024 , 33 (Z1) , 24-29,50 . |
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Abstract ：
在集成电路的实际运用中，由于电压的不稳定和芯片电流密度的提升，容易导致电压降过大，从而影响芯片的性能和可靠性。为了提高集成电路的性能和可靠性，需要对电路中的电压降进行分析和优化。本文基于中芯国际55nm工艺完成了一款条形码模块的物理实现，结合业界主流EDA工具的自动化修复流程对其电压降进行分析和优化，在静态电压降和动态电压降分析过程中电压降分别降低了21.37%和27.79%，最终达到签核要求。与传统手动修复电压降的方法相比，该方法可以有效减小修复电压降过程中对绕线资源的占用，达到提高芯片有效利用率的目的。
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功耗优化技术 功耗优化技术 动态电压降 动态电压降 电压降分析 电压降分析 静态电压降 静态电压降
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| GB/T 7714 | 雷传煌 , 王仁平 , 卢朝辉 . 条形码模块的电压降分析与优化 [J]. | 电子制作 , 2024 , 32 (03) : 55-58,35 . |
| MLA | 雷传煌 et al. "条形码模块的电压降分析与优化" . | 电子制作 32 . 03 (2024) : 55-58,35 . |
| APA | 雷传煌 , 王仁平 , 卢朝辉 . 条形码模块的电压降分析与优化 . | 电子制作 , 2024 , 32 (03) , 55-58,35 . |
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Abstract ：
基于 180 nm CMOS工艺,设计了一种应用于物联网的 14-bit 逐次逼近型模数转换器(Successive Approximation Analog-to-Digital Converter,SAR ADC).电容阵列采用分段和冗余技术,高段电容加入了两位冗余电容,在提高ADC的精度与线性度的同时也减少了版图面积.为了实现高精度,采用了一种基于电荷泵的失调电压降低技术的动态比较器,基于电荷泵的逐次逼近比较环路改变全动态预放大器两个输入晶体管的衬底电压差值,有效的补偿了失调电压,最终稳定在一个小的失调步长内.相比于传统静态预放大器,全动态预放大器节省了更多的功耗,相比于现有电荷泵补偿技术,使用更加简单的校准逻辑,大大减少数字电路的开销.动态器件匹配(DEM)技术用于提高电容阵列最高 3 位的电容的匹配度,将最高 3 位的电容拆分为大小相等的 7 个电容,让电容转换过程中,被选中的概率相同,将电容失配的误差平均化,从而将谐波平均分布到频域范围,以减少电容失配的影响.仿真结果表明,在采样频率为 4 kS/s时,供电电压为 1.8 V的条件下,无杂散动态范围为 94.9 dB,功耗为1.002 μW,有效位数为 13.01 bit.
Keyword ：
低功耗 低功耗 分段电容阵列 分段电容阵列 物联网 物联网 逐次逼近型模数转换器 逐次逼近型模数转换器 高精度比较器 高精度比较器
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| GB/T 7714 | 翁烜非 , 魏聪 , 周圻坤 et al. 一种应用于物联网的高精度SAR ADC [J]. | 微电子学与计算机 , 2024 , 41 (11) : 60-67 . |
| MLA | 翁烜非 et al. "一种应用于物联网的高精度SAR ADC" . | 微电子学与计算机 41 . 11 (2024) : 60-67 . |
| APA | 翁烜非 , 魏聪 , 周圻坤 , 王仁平 , 魏榕山 . 一种应用于物联网的高精度SAR ADC . | 微电子学与计算机 , 2024 , 41 (11) , 60-67 . |
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Abstract ：
工程变更指令(Engineering Change Order,ECO)在芯片设计当中是一种非常有效地解决芯片功能或时序问题的方法.本文以自研的条形码识别芯片为例,提出一种结合逻辑验证的从寄存器传输级(Register Transfer Level,RTL)电路到GDSII版图的自动化ECO流程.介绍了基于综合工具、逻辑验证工具,布局布线工具的自动化ECO流程应用.同时围绕Conformal工具进行逻辑等效验证及ECO补丁生成,能够更直观地了解设计的变更点.且所有操作均可由自动化脚本完成,相较于传统的ECO流程,自动化程度更高,通过调用的综合工具使电路能更好地满足时序约束,大大降低了时间和人力成本,加快了芯片生产周期.
Keyword ：
ECO ECO 工程变更 工程变更 芯片设计 芯片设计 逻辑验证 逻辑验证
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| GB/T 7714 | 曾云泽 , 林思杰 , 卢朝辉 et al. 条形码识别SoC芯片实现自动化ECO [J]. | 电子制作 , 2024 , 32 (18) : 25-28 . |
| MLA | 曾云泽 et al. "条形码识别SoC芯片实现自动化ECO" . | 电子制作 32 . 18 (2024) : 25-28 . |
| APA | 曾云泽 , 林思杰 , 卢朝辉 , 王仁平 . 条形码识别SoC芯片实现自动化ECO . | 电子制作 , 2024 , 32 (18) , 25-28 . |
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Abstract ：
A voltage reference is indispensable in Integrated Circuits. To improve the limited linear output voltage range and energy efficiency of a voltage reference, we innovatively propose a switched-capacitor-based programmable voltage reference scheme employing inverter-based OTAs to reduce the power consumption, simultaneously using a novel Correlated Level Shifting (CLS) technique (without active overhead) to enhance the OTA's DC gain and integral gain. Experimented with SMIC 180 nm CMOS technology, a scheme-based voltage reference realizes a programable output voltage range from 266 to 995 mV at -30 to 120 degrees C, and the corresponding temperature coefficient (TC) ranges from 82.4 to 99.5 ppm/degrees C. The power consumption is 976 nW. Furthermore, comparative experiments and evaluations with other schemes have unequivocally verified the superiority of our proposed scheme, characterized by its high energy efficiency and wide output voltage range. The scheme can be suitably deployed in a multitude of novel edge-data processing systems.
Keyword ：
correlated level shifting correlated level shifting switched-capacitor switched-capacitor voltage reference voltage reference
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| GB/T 7714 | Wei, Rongshan , Chen, Chu , Wei, Cong et al. An Energy-Efficient Inverter-Based Voltage Reference Scheme with Wide Output Range Using Correlated Level Shifting Technique [J]. | ELECTRONICS , 2023 , 12 (24) . |
| MLA | Wei, Rongshan et al. "An Energy-Efficient Inverter-Based Voltage Reference Scheme with Wide Output Range Using Correlated Level Shifting Technique" . | ELECTRONICS 12 . 24 (2023) . |
| APA | Wei, Rongshan , Chen, Chu , Wei, Cong , Wang, Renping , Huang, Lijie , Zhou, Qikun et al. An Energy-Efficient Inverter-Based Voltage Reference Scheme with Wide Output Range Using Correlated Level Shifting Technique . | ELECTRONICS , 2023 , 12 (24) . |
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