高效视频编码(High　Efficiency　Video　Coding,　HEVC)标准引入了更加灵活的块划分结构和丰富的帧内预测模式，显著提高了视频压缩效率，但其计算复杂度也随之提高，不利于硬件实现。提出了一种面向硬件实现的帧内预测优化算法，解决了帧内预测过程中对重构数据的依赖性。在算法优化的基础上设计了一种基于4×4基本块复用的18路预测模式并行的高吞吐量全流水线硬件架构。实验结果表明，在Xilinx　Virtex7现场可编程门阵列实验平台上，该硬件架构仅占用99　k的查找表和57　k的寄存器资源，最大可支持4K@52FPS的全I帧实时视频编码。在相同帧率条件下，所消耗的硬件资源相比其他现有方案减少54%,相较于HM16.7编码性能指标BD-rate仅增加5.91%。