Indexed by：
Abstract：
新一代视频编码标准(High Efficiency Video Coding,HEVC)中整数DCT编码支持大小从4×4到32×32的TU块,运算量巨大.通过优化MCM单元来减少运算量,通过硬件电路复用来减少硬件资源消耗,同时使用转置模块来加速流水线,并且能适应各种不同大小的TU块.实验代码通过Verilog HDL编写,并在Ahera Arria GX EP1AGX90EF1152C FPGA上综合.结果表明,该结构等待时延最多为32个时钟周期,每个时钟周期能处理32个采样点,在184 MHz的时钟频率下,能实时处理60 f/s(帧/秒)的UHD(Ultra-High-Definition 7 680×4 320)视频信号.
Keyword：
Reprint 's Address：
Email：
Version：
Source ：
电视技术
ISSN： 1002-8692
CN： 11-2123/TN
Year： 2014
Issue： 19
Volume： 38
Page： 101-104,119
Cited Count：
WoS CC Cited Count： 0
SCOPUS Cited Count：
ESI Highly Cited Papers on the List： 0 Unfold All
WanFang Cited Count： -1
Chinese Cited Count：
30 Days PV： 2
Affiliated Colleges：
