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针对能够在FPGA上实现实时解码H.264/AVC高清晰视频序列码流的目标，本文提出了一种基于上下文的自适应二进制算术编码（CABAC）解码器的硬件设计结构，旨在解决解码过程中并行程度低，以及存储资源消耗大的问题。该设计对解码流程中的存储结构和关键路径进行优化，并采用了硬件加速，从而显著地提高了CABAC的解码效率并充分利用了存储空间。测试结果表明，该方案能够满足H.264/AVC高级档次高清视频序列实时解码系统的要求。
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有线电视技术
ISSN： 1008-5351
CN： 11-4021/TN
Year： 2014
Issue： 9
Page： 46-49
Cited Count：
WoS CC Cited Count： 0
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