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针对G3-PLC物理层信道编码的要求,设计了一种RS译码器.为了解决译码过程中有限域乘法器存在的连线复杂、运算速度慢等问题,设计了一种查表运算.采用该查表运算可以快速实现有限域的乘法运算,并且可以简化Berlekamp-Massey(BM)迭代过程中的求逆运算,使得用传统的BM迭代就可以高效地实现RS译码.结合FPGA平台,利用Verilog硬件描述语言和Vivado软件对译码器进行设计与实现.时序仿真结果与综合结果表明,该译码器资源占用率低,能够在100 MHz系统时钟下进行有效译码.
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微型机与应用
ISSN： 1674-7720
CN： 11-5881/TP
Year： 2016
Issue： 17
Volume： 35
Page： 68-71
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